Цифровая электроника

Статическое оперативное запоминающее устройство

Основой ячейки памяти в ЗУ статического типа является триггер. В качестве базовых элементов для реализации триггера могут использоваться как биполярные транзисторы, так и полевые. Однако первые не нашли широкого применения в силу большой потребляемой мощности построенных на их основе микросхем памяти. Поэтому оптимальным является использование полевых транзисторов. На рис. 6.1 представлен триггер на МОП-транзисторах с индуцируемым p-каналом. Для отпирания такого транзистора напряжение на его затворе относительно истока должно быть меньше нуля: U_зи<0.

Рис. 6.1. Принципиальная схема ячейки ОЗУ статического типа.

Пусть в исходном состоянии транзистор VT3 открыт, а VT1 закрыт (состояние хранения нуля). Транзисторы VT2 и VT4 выполняют роль резисторов, поэтому на стоке транзистора VT3 будет потенциал напряжения питания +U_п, а на стоке транзистора VT1 – нулевой потенциал. Транзисторы VT5 и VT6 осуществляют запись и считывание информации. В режиме хранения данных напряжения на разрядных линиях P0 и P1 равны нулю, а на линии потенциал равен напряжению питания схемы +U_п. При этом напряжение стока-истока U_cи.VT5 на транзисторе VT5 равно нулю, U_зи.VT5>0 и транзистор VT5 закрыт. Напряжение U_зи.VT6 транзистора VT6 равно нулю и он также закрыт.

Для установления триггера в единичное состояние (запись единицы) на линию  подается нулевой потенциал, а на разрядную линию P1 потенциал равный +U_п. При этом транзистор VT5 будет включен инверсно, т.е. истоком становится вывод, подсоединенный к разрядной линии P1. Напряжение затвор-исток инверсно включенного транзистора VT5 становится меньше нуля U_зи.VT5<0 и транзистор VT5 открывается. Положительный сигнал поступает на затвор транзистора VT3, при этом U_зи.VT3 становится равным нулю, и транзистор VT3 закрывается. В результате на затвор транзистора VT1 поступает нулевой потенциал. U_зи.VT1 этого транзистора становится отрицательным и транзистор VT1 открывается, на его стоке устанавливается положительное напряжение, что соответствует единичному состоянию триггера. Напряжение на стоке VT3 становится равным нулю.

Для записи нуля необходимо при нулевом напряжении на линии  подать напряжение +U_п на разрядную линию P0, при этом через открытый транзистор VT6 положительное напряжение, попадая на затвор транзистора VT1, запирает его, что приводит к открыванию транзистора VT3. На стоке транзистора VT1 установится нулевой потенциал, а на стоке транзистора VT3 – потенциал напряжения питания.

Для считывания информации предварительно записанной в триггер необходимо подать нулевой потенциал только на линию . При этом, если был открыт транзистор VT1 (единичное состояние), то отрицательным напряжением U_зи.VT5 будет открыт транзистор VT5 и через него высокий потенциал поступит в разрядную линию P1. Если триггер находится в состоянии нуля, то откроется транзистор VT6 и высокий потенциал поступит в разрядную линию P0.

На рис. 6.2 приведена типичная структура микросхемы ОЗУ статического типа. Информация хранится в накопителе. Накопитель представляет собой матрицу, составленную из ячеек памяти рассмотренных выше. Для поиска требуемой ячейки памяти указываются строка и столбец, соответствующие положению ячейки памяти в накопителе.

Адрес ячейки памяти в виде двоичного числа принимается по шине адреса в регистр адреса. Число разрядов адреса связано с емкостью накопителя. Число строк и столбцов накопителя выбираются равными целой степени двух. Если число строк N_стр=2ⁿ¹ и число столбцов N_ст=2ⁿ², то общее число ячеек памяти (емкость накопителя) N=N_стр?N_ст=2ⁿ¹⁺ⁿ²=2ⁿ, где n=n1+n2 — число разрядов адреса, принимаемого в регистр адреса. Например, при емкости N=2¹⁰=1024 число разрядов адреса n=10. При этом выбирается n1=n2=5. В этом случае число строк и число столбцов накопителя равно 2ⁿ¹=2ⁿ²=32. Требуемая размерность матрицы накопителя 32?32.

Рис. 6.2. Структура микросхемы ОЗУ статистического типа.

Разряды регистра адреса делятся на две группы. Одна группа в n1 разрядов определяет двоичный номер строки, в которой расположена ячейка памяти, другая группа в n2 разрядов определяет двоичный номер столбца, в котором находится ячейка памяти. Каждая группа разрядов адреса подается на соответствующий дешифратор строк или столбцов. При этом каждый из дешифраторов создает на одной из своих выходных цепей уровень логического нуля. На остальных выходах устанавливается уровень логической единицы. Ячейка памяти, оказавшаяся под воздействием двух логических нулей на соответствующих линиях  и  одновременно, является выбранной. Этому соответствует подача логического нуля на линию  триггера ячейки памяти рассмотренной выше.

В режиме чтения содержимое ячейки памяти выдается на усилитель чтения и с него на выход микросхемы DO. При этом сигнал записи  должен иметь пассивный единичный уровень. Режим записи устанавливается подачей активного нулевого уровня сигнала на вход записи . Открывается усилитель записи и бит информации с входа данных DI поступает в выбранную ячейку памяти для запоминания, при этом усилитель чтения закрывается и данные на выход DO схемы не поступают.

>Указанные процессы происходят, если на входе выбора микросхемы действует активный уровень логического нуля. При уровне логической единицы на этом входе на всех выходах дешифратора строк устанавливается уровень логической единицы, и ЗУ оказывается в режиме хранения. Последовательность подачи управляющих сигналов индивидуальна для каждого типа микросхемы памяти. Между тем, имеются общие закономерности. Рассмотрим последовательность подачи сигналов управления в режимах чтения и записи (рис. 6.3).

Первым как в режиме записи, так и в режиме чтения, на шину адреса должен выставляться адрес активизируемой ячейки памяти. Снимается адрес с шины после того, как запись в ячейку или чтение из ячейки завершено. Один из управляющих сигналов  записи или  выбора микросхемы или оба должны устанавливаться в активное состояние после установки адреса (интервалы времени t₁, t₂ и t₇, t₈) и сниматься до снятия адреса (интервалы времени t₃, t₄ и t₉, t₁₀). Тем самым обеспечивается высокоимпедансное состояние выводов DO и DI микросхемы, что исключает возможность ложного обмена информацией между микросхемами памяти и устройствами при смене адресов. В случае пассивного уровня сигнала  отключается соответствующий буферный усилитель чтения или записи в каждом из своих режимах. В случае же пассивного уровня сигнала  вырабатывается единичный уровень сигнала на линии  ячейки памяти, благодаря чему она отключается от линий P0 и P1 и хранит записанную информацию.

На рис. 6.3 приведены временные диаграммы работы ОЗУ в случае смены режима. Т.е. режим считывания осуществляется после режима записи и режим записи – после режима считывания. Поэтому происходит установка обоих сигналов  и . Обычно при нескольких режимах чтения подряд и при отсутствии обращения к микросхеме памяти сигнал  имеет постоянное значение логической единицы. В этом случае активизация входа DO осуществляется только нулевым уровнем сигнала на входе . Первым определяется режим работы памяти, т.е. подается сигнал . Управление выводами DI и DO осуществляется сигналом , который подается внутри временного интервала действия сигнала .

Рис. 6.3. Временная диаграмма работы ОЗУ статического типа.

Считывание информации из микросхемы памяти возможно только в интервал времени t₆, когда завершился процесс формирования данных на выходе DO (интервал времени t₅), и пока не снят сигнал  выбора микросхемы. При этом время выборки t_в характеризуется временным интервалом с момента выставления сигнала  и до момента формирования информации на выходе DO. В режиме записи сигнал  должен выставляться только тогда, когда записываемые данные готовы и поступили на вход DI (временной интервал t₁₁). Аналогично сами данные для записи должны быть подготовлены к моменту, когда выработается активный уровень сигнала  (временной интервал t₁₂), и удержаны до окончания действия этого сигнала.

Микросхемы ОЗУ допускают наращивание емкости памяти как путем наращивания количества хранимых слов, так и путем наращивания разрядности этих слов. Наиболее простым в аппаратной реализации является второй способ – наращивание разрядности хранимых слов. Рассмотрим структуру построения памяти 1к?8 бит или 1024?8 бит. Хранимые слова в такой памяти будут восьмиразрядными, а адреса – десятиразрядными (1024=2¹⁰). Для подобной организации необходимо параллельно к шине адреса подключить восемь микросхем ОЗУ 1к?1 (рис. 6.4). Толстой сплошной линией на электрических схемах принято изображать шины. Цифра или иной символ рядом с проводником указывает имя этого проводника в шине. Очевидно, что каждый проводник в шине должен иметь свое уникальное имя. Таким образом, осуществляется электрическое объединение всех одноименных выводов устройств, подключаемых к шине.

На все микросхемы D1 – D8 подается один и тот же адрес. Входы  и  микросхем объединяются. Каждая микросхема хранит свой разряд слова. Запись производится во все микросхемы одновременно. Точно также и чтение производится из всех микросхем одновременно. Очевидно, что организация такой памяти позволяет хранить 1024 байт информации.

Рис. 6.4. Структура ОЗУ при наращивании разрядности хранимых слов.

Другой вариант организации структуры ОЗУ изображен на рис. 6.5, который позволяет увеличивать объем памяти путем наращивания количества хранимых слов. Десять младших разрядов A₀ – A₉ адреса в рассматриваемой структуре также одновременно подаются на все восемь микросхем D1 – D8. При этом все входы DI микросхем объединены в один общий вход и все выходы DO объединены в один общий выход. Отсюда следует, что в определенный момент времени должна активизироваться только одна из восьми микросхем. Для этих целей используются три дополнительных адресных разряда A₁₀ – A₁₂, которые подаются на дешифратор D9 выбора микросхемы памяти. С выхода дешифратора сигналы активизации подаются на раздельные входы  каждой микросхемы памяти. Поскольку входы  микросхем инверсные, то дешифратор также должен иметь инверсные выходы Y₀ – Y₇. Таким образом, емкость подобной структуры определяется как 8к?1=8?1024 бит или 1024 байт. Полученная емкость аналогична емкости структуры, изображенной на рис. 6.4, при этом для адресации к ней требуется большее количество адресных линий в шине адреса. Структура с наращиванием количества хранимых слов обладает двумя недостатками. В качестве первого можно отметить более сложную аппаратную реализацию, заключающуюся в введении дополнительных дешифраторов. Второй недостаток обусловлен меньшей производительностью памяти, поскольку обмен информацией осуществляется по одной паре выводов DI и DO вместо восьми пар выводов структуры с наращиванием разрядности хранимых слов. Однако структура, изображенная на рис. 6.5 имеет и преимущество, которое заключается в том, что она может использоваться в тех случаях, когда разрядность шины адреса превышает количество адресных входов отдельных микросхем.

Рис. 6.5. Структура ОЗУ при наращивании количества хранимых слов.

На практике часто используется комбинированная структура, объединяющая наращивание как разрядности, так и количества хранимых слов. В этом случае формируется некоторое количество однотипных групп микросхем, объединенных в структуру с наращиванием разрядности слов. Далее эти группы объединяются в единую структуру с наращиванием количества хранимых слов. Разрядность слов комбинированной структуры определяется разрядностью слова одной группы микросхем, включенных по схеме наращивания разрядности.